1.SAYISAL DEVRE TASARIMI VE VERİLOG/VHDL EĞİTİMİ – GİRİŞ SEVİYE
Eğitimde katılımcıların sayısal devre tasarımı kavramlarının temellerini, bu kavramların son teknoloji FPGA yongalarını ve Verilog/VHDL dilini kullanarak fiziksel olarak gerçeklenmesi konularında tecrübe kazanmaları hedeflenmektedir. Eğitim boyunca aşağıda belirtilen akış takip edilecektir. Katılımcıların deneyimlerine göre içerikteki bazı konular atlanabilir veya daha fazla irdelenebilir. Eğitim için katılım ön şartı bulunmamaktadır.
EĞİTİM İÇİN GEREKLİ PC ALTYAPISI
İşletim Sistemi: Windows 10 Pro 64 bit English Sürümleri
IDE: Xilinx Vivado 2018.3 Webpack, Zynq FPGA dosyaları kurulmuş olmalı. (Bu yazılım www.xilinx.com web sayfasından ücretsiz olarak indirilip lisanslaması basit bir kayıt süreci ile gerçekleştirilebilir.)
EĞİTİM İÇERİĞİ
Birleşimsel Mantık I
Bu oturum kapsamında katılımcılarla birlikte şu konular tartışılacaktır: Mantıksal Fonksiyonlar ve Devreler, Mantık Fonksiyonlarının Bool Aritmetiği ile İfade Edilmesi, Mantık Kapıları ve Basit Devrelerin Sentezlenmesi, CAD Yazılımları ve Verilog/VHDL, Karnaugh Haritaları ile Mantık Fonksiyonlarının Sadeleştirilmesi
- Lab 1: Vivado’ya Giriş
- Bu laboratuvar uygulaması ile katılımcılar Vivado IDE’nin tasarım akışını kullanarak Verilog/VHDL ile basit bir sayısal devre oluşturacaklardır. Oluşturulan tasarım için Vivado içerisinde bütünleşik olarak gelen XSIM aracı ile benzetim yapılacak ve ardından bit dosyası üretilerek geliştirilen tasarımın çalışması FPGA geliştirme kartı üzerinde gözlemlenecektir.
Birleşimsel Mantık II
Bu oturum kapsamında katılımcılarla birlikte şu konular tartışılacaktır: İki Seviyeli Sadeleştirme, Karnaugh Haritaları, DeMorgan Kuralı, XOR ve XNOR Kapıları, Evrensel Kapılar
Birleşimsel Devrelerin Temel Blokları
Bu oturum kapsamında katılımcılarla birlikte şu konular tartışılacaktır: Yaygın Olarak Kullanılan Birleşimsel Alt Devreler, Genel Mantık Fonksiyonlarının Uygulanmasında ve Sinyallerin Seçiminde Kullanılan Devreler, Kodlama, Kod Çözme ve Kod Dönüştürme Amaçları için Kullanılan Devreler, Birleşimsel Devreler Tanımlamak İçin Kullanılan Anahtar Verilog/VHDL Yapıları
- Lab 2: Anahtarlar, LEDler ve Bilgi Seçiciler
- Bu alıştırmanın amacı FPGA yongası üzerinde giriş ve çıkış aygıtlarının basit bir şekilde nasıl bağlanılacağını ve bir devrede bu aygıtların nasıl uygulanabileceğini tecrübe etmektir.
